Introductio ad specificationes PCIe 5.0

• Introductio ad specificationes PCIe 5.0

Specificatio PCIe 4.0 anno 2017 perfecta est, sed a suggestis privatis non sustentata est usque ad seriem Rydragon 3000 ab AMD fabricatam, quae 7nm fabricata est. Antehac, tantum producta ut supercomputatio, repositoria celeritatis magnae classis magnae, et instrumenta retialia technologiam PCIe 4.0 utebantur. Quamquam technologia PCIe 4.0 nondum in magna scala adhibita est, organizatio PCI-SIG diu celeriorem PCIe 5.0 evolvit, celeritas signi duplicata est ab hodierno 16GT/s ad 32GT/s, latitudo transmissionis 128GB/s attingere potest, et specificatio versio 0.9/1.0 completa est. Textus versionis v0.7 normae PCIe 6.0 sodalibus missus est, et evolutio normae in cursu est. Celeritas signi PCIe 6.0 ad 64 GT/s aucta est, quae octies maior est quam PCIe 3.0, et latitudo transmissionis in canalibus x16 maior quam 256GB/s esse potest. Aliis verbis, celeritas hodierna PCIe 3.0 x8 unum tantum canalem PCIe 6.0 requirit ad consequendum. Quod ad v0.7 attinet, PCIe 6.0 plerasque proprietates primo nuntiatas consecutus est, sed consumptio energiae adhuc ulterius emendata est.d, et norma nuper apparatum configurationis potentiae L0p introduxit. Scilicet, post nuntium anno 2021, PCIe 6.0 commercialiter praesto esse potest anno 2023 vel 2024 ad minimum. Exempli gratia, PCIe 5.0 anno 2019 approbata est, et nunc demum casus applicationis sunt.

Comparatae cum prioribus specificationibus normalibus, specificationes PCIe 4.0 relative sero advenerunt. Specificationes PCIe 3.0 anno 2010 introductae sunt, septem annis post introductionem PCIe 4.0, ergo vita specificationum PCIe 4.0 brevis esse potest. Praesertim, nonnulli venditores machinas strati physici PCIe 5.0 PHY designare coeperunt.

Consociatio PCI-SIG exspectat ut duo haec norma per aliquod tempus coexistant, et PCIe 5.0 praecipue adhibetur ad machinas magnae efficacitatis cum maioribus requisitis transmissionis, ut GPU pro AI, machinis retium, et cetera, quod significat PCIe 5.0 magis probabile esse appariturum in centris datorum, retibus, et ambitus HPC. Machinae cum minoribus requisitis latitudinis transmissionis, ut computatra escritorio, PCIe 4.0 uti possunt.

Pro PCIe 5.0, celeritas signi aucta est a 16GT/s PCIe 4.0 ad 32GT/s, adhuc codificatione 128/130 utens, et latitudo transmissionis x16 aucta est a 64GB/s ad 128GB/s.

Praeter duplicationem latitudinis nexus, PCIe 5.0 alias mutationes affert, designium electricum mutans ad integritatem signi emendandam, compatibilitatem retroactivam cum PCIe, et plura. Accedit quod PCIe 5.0 cum novis normis designatus est quae moram et attenuationem signi per longas distantias minuunt.

Consociatio PCI-SIG versionem 1.0 specificationis primo quadrante huius anni perficere sperat, sed normas evolvere possunt, nec tempus quo instrumentum terminale in forum introducatur moderari possunt. Exspectatur autem prima instrumenta PCIe 5.0 hoc anno in publicum proferri, et plura producta anno 2020 apparitura esse. Tamen, necessitas celeritatum maiorum corpus normarum impulit ut novam generationem PCI Express definiret. Finis PCIe 5.0 est celeritatem normae quam brevissimo tempore augere. Ergo, PCIe 5.0 simpliciter ad celeritatem ad normam PCIe 4.0 augendam destinatus est, sine ullis aliis novis notis significantibus.

Exempli gratia, PCIe 5.0 signa PAM 4 non sustinet et tantum novas functiones continet quae necessariae sunt ut norma PCIe 32 GT/s quam brevissimo tempore sustinere possit.

Difficultates ferramentorum

Maxima difficultas in producto parando ad PCI Express 5.0 sustinendum longitudinem canalis habebit. Quo celerior frequentia signi, eo altior frequentia vectoris signi per tabulam PC transmissi. Duo genera damni physici magnitudinem qua ingeniarii signa PCIe propagare possunt limitant:

· 1. Attenuatio canalis

· 2. Reflexiones quae in canali fiunt propter discontinuitates impedantiae in paxillis, connectoribus, foraminibus perforentibus et aliis structuris.

Specificatio PCIe 5.0 canalibus utitur cum attenuatione -36dB ad 16 GHz. Frequentia 16 GHz frequentiam Nyquist pro signis digitalibus 32 GT/s repraesentat. Exempli gratia, cum signum PCIe5.0 incipit, tensionem typicam inter culmina et culmen 800 mV habere potest. Attamen, postquam per canalem commendatum -36dB transit, quaevis similitudo cum oculo aperto perditur. Solum per aequalisationem transmissoris (de-accentuando) et aequalisationem receptoris (combinatione CTLE et DFE) applicatam, signum PCIe5.0 per canalem systematis transire et a receptore accurate interpretari potest. Minima altitudo oculi exspectata signi PCIe 5.0 est 10mV (post aequalisationem). Etiam cum transmissore prope perfecto cum trepidatione humili, attenuatio significativa canalis amplitudinem signi ad punctum reducit ubi quodvis aliud genus damni signi a reflexione et diaphonia causati claudi potest ad oculum restituendum.